Cadence annonce une collaboration de grande envergure avec GLOBALFOUNDRIES portant sur la fourniture d’IP pour les solutions 12LP/12LP+

Les blocs de propriété intellectuelle de Cadence sont conçus pour répondre aux exigences des systèmes sur puce avancés destinés aux marchés de l’informatique à grande échelle, de l’industrie, de l’aéronautique et de la défense.

Cadence Design Systems, Inc. (NASDAQ : CDNS) annonce ce jour une collaboration de grande envergure avec GLOBALFOUNDRIES^® (GF^®), dans le cadre de laquelle Cadence fournira à GF des blocs de propriété intellectuelle (IP) destinés à la plateforme 12LP et à la solution 12LP+ du fondeur. Cette collaboration inclut la prise en charge d’interfaces mémoire avancées, telles que DDR4, DDR5, GDDR6, LPDDR4X et LPDDR5, des blocs IP pour couche physique (PHY) à base de chiplets et le sérialiseur-désérialiseur (SerDes) multiprotocoles 16G, fleuron de l’offre de Cadence.

Premier produit utilisé sur la plateforme 12LP de GLOBALFOUNDRIES, le bloc IP pour couche physique multiliaisons et multiprotocoles Cadence^® 16G repose sur une architecture de haute performance solidement éprouvée en production de masse.

La technologie FinFET la plus avancée de GF, 12LP+, s’appuie sur la plateforme 12LP en géométrie de 14 nm de GF, pour laquelle GF a déjà livré plus d’un million de tranches. Grâce aux partenariats étroits établis avec ses clients du secteur de l’intelligence artificielle et à leur retour d’information, GLOBALFOUNDRIES a développé la technologie 12LP+ pour permettre aux concepteurs du secteur de l’IA de se différencier davantage tout en bénéficiant d’une plus grande valeur ajoutée et de coûts de développement et de production réduits.

Le vaste portefeuille IP de conception de Cadence s’inscrit dans le cadre de la stratégie Intelligent System Design développée par la Société pour aider ses clients à atteindre l’excellence dans la conception de systèmes sur puce (SoC).

Disponibilité

Produit-phare de Cadence, l’IP pour couche PHY 16G supportant les protocoles PCI Express^® (PCIe^®) 4.0 et 10G-KR dans la filière 12LP de GF est disponible immédiatement. L’IP mémoire avancée conçue pour prendre en charge les protocoles DDR4, DDR5, LPDDR4X, LPDDR5 et GDDR6, ainsi que l’IP PHY à base de chiplets et l’IP SerDes haute performance destinée à la solution 12LP+ de GLOBALFOUNDRIES sont en cours de développement. Des kits de conception devraient être disponibles au cours du premier semestre 2021.

Pour de plus amples informations sur le vaste portefeuille d’IP de Cadence design, visitez le site www.cadence.com/go/gfipcollaboration.

www.cadence.com

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