Avec sa nouvelle solution System VIP, Cadence déploie les IP de vérification au niveau puce
Cette nouvelle offre permet de multiplier par 10 l’efficacité des opérations d’assemblage, d’exécution et d’analyse des bancs d’essai au niveau système pour les SoC utilisés dans des applications mobiles, d’électronique grand public et automobile, ainsi que de calcul à grande échelle (hyperscale).
Cadence Design Systems, Inc. (NASDAQ : CDNS) annonce sous la référence Cadence® System-Level Verification IP (System VIP) une nouvelle suite d’outils et de bibliothèques permettant d’automatiser l’assemblage de bancs de tests pour systèmes sur puce (SoC), la génération de trafic sur bus et processeurs (CPU), la validation de la cohérence de cache et l’analyse des goulets d’étranglement de performances au niveau système. Grâce à la suite Cadence System VIP, les utilisateurs qui créent des puces complexes pour applications de calcul à grande échelle (hyperscale), d’électronique automobile, de communications mobiles et d’électronique grand public peuvent multiplier par 10 l’efficacité de leurs vérifications au niveau puce.
Pour de plus amples informations sur la suite Cadence System VIP, visitez le site www.cadence.com/go/SystemVIPpr.
Avec la nouvelle solution Cadence System VIP, les concepteurs peuvent désormais bénéficier au niveau puce de l’expertise acquise par Cadence dans le domaine de l’automatisation de la vérification au niveau IP. Les tests créés avec la solution Cadence System VIP peuvent être portés sur les moteurs de simulation, d’émulation et de prototypage de Cadence, et être étendus à la mise en opération post-silicium. La suite Cadence System VIP se compose de quatre nouveaux outils et bibliothèques :
- System Testbench Generator : cet outil permet de générer automatiquement des bancs de tests pour systèmes sur puce (SoC) avec des configurations mémoire, cache, interface et bus d’une grande complexité ;
- System Traffic Libraries : ces bibliothèques de trafic au niveau système mettent à la disposition des utilisateurs un riche portefeuille de tests prédéfinis qui peuvent être connectés à un banc d’essais System VIP, y compris les sous systèmes de cohérence de cache, de performances, PCI Express® (PCIe®) et NVMe ;
- System Performance Analyzer : cet analyseur de performances système fournit un rapport complet d’analyse et permet de visualiser les performances des sous-systèmes mémoire, des interconnexions et des périphériques ;
- Système Verification Scoreboard : ce « tableau de scores » fournit des vérifications complètes de la cohérence de cache et des données pour l’ensemble des interconnexions, mémoires et périphériques cohérents.
« Renesas utilise la solution Cadence VIP depuis de nombreuses années et se félicite du leadership de Cadence dans les technologies avancées de vérification des systèmes sur puce », a déclaré Tetsuya Asano, directeur du département Design Methodology, division Shared R&D EDA chez Renesas. « En ajoutant la nouvelle suite System VIP à notre environnement de vérification actuel basé sur les plateformes Xcelium et Palladium, et en améliorant la réutilisation et l’automatisation des stimuli, nous avons réussi à accélérer le processus de vérification des systèmes sur puce avec une efficacité décuplée. Nous sommes ainsi en mesure de livrer plus rapidement des produits innovants et de haute qualité à nos clients. »
« Arm s’est associé à Cadence pour accélérer la mise en opération de la vérification des systèmes sur puce, ainsi que la vérification des performances. Nous pouvons ainsi nous concentrer sur de nouvelles façons de concevoir des architectures de CPU afin de rendre nos futurs processeurs plus robustes et d’empêcher certaines failles de sécurité », a déclaré ABC, Arm. « En utilisant la suite Cadence System VIP pour analyser les performances des IP DDR en conjonction avec la bibliothèque PCIe System Traffic, Arm a réussi à mettre en place un processus de vérification système d’une grande complexité en quelques jours au lieu de plusieurs semaines avec un processus manuel. »
« Dans le domaine de la vérification, les défis augmentent de manière exponentielle en fonction du nombre et de la complexité des blocs IP intégrés sur un système sur puce », a déclaré Paul Cunningham, corporate vice-president et general manager du groupe System & Verification de Cadence. « Notre nouvelle solution Cadence System VIP réduit de manière drastique le temps consacré à la vérification en automatisant certains défis de vérification au niveau puce qui comptent parmi les plus critiques et les plus gourmands en main d’œuvre. »
La suite d’outils Cadence System VIP fait partie de la Cadence Verification Suite étendue et s’inscrit dans le cadre de la stratégie Intelligent System Design de Cadence. Cette suite d’outils de vérification se compose de moteurs et de technologies de vérification intelligente qui augmentent le débit de vérification et la qualité de conception pour répondre aux exigences de vérification d’un large éventail d’applications et de secteurs d’activité.
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