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Cadence News
Cadence annonce un bloc de propriété intellectuelle complet pour interfaces mémoire DDR5/LPDDR5 destinées à la technologie de fabrication N5 de TSMC
Ce bloc IP d’interfaces mémoire multistandards permet de réaliser une large gamme de mémoires destinées à des applications de grande capacité, à haut débit, basse consommation et de faible coût.
Cadence Design Systems, Inc. (NASDAQ : CDNS) annonce ce jour la disponibilité immédiate d’un bloc de propriété intellectuelle (IP) Cadence® complet et éprouvé sur le silicium, conçu pour prendre en charge les standards demémoire DRAM DDR5 et LPDDR5 dans la technologie de fabrication N5 de TSMC. Ce bloc IP multistandards se compose des interfaces avec la couche physique (PHY), et des parties contrôle (Controller Design IP) et vérification (Verification IP — VIP), et prend en charge un large éventail d’applications : datacentres, stockage, intelligence artificielle/apprentissage automatique (IA/ML) et informatique à grande échelle.
Les clients qui utilisent les technologies de Cadence et TSMC peuvent concevoir des puces en technologies avancées qui se connectent plus rapidement et à moindre risque à différents types de mémoire.
Pour plus d’informations sur le bloc IP DDR (Double Data Rate) de Cadence, visitez le site www.cadence.com/go/ddrippr.
www.cadence.com
