Les architectures de systèmes sur puce adaptatifs hétérogènes intègrent des interconnexions de chiplets standardisées

Dans les secteurs de l'aérospatiale, de la défense, des télécommunications et du calcul haute performance, les boîtiers de semi-conducteurs modulaires remplacent de plus en plus les puces monolithiques de grande taille afin de gérer la complexité croissante du routage et la dissipation thermique. L'intégration directe de la norme Universal Chiplet Interconnect Express (UCIe) 1.1 au sein des architectures de systèmes sur puce (SoC) adaptatifs établit un bus agnostique et à faible latence entre les puces co-encapsulées.

Architecture d'interconnexion puce à puce et montée en bande passante
Le passage des interfaces série haute vitesse au niveau de la carte aux couches physiques puce à puce (die-to-die) intégrées au boîtier réduit la capacité parasite, les pertes d'insertion et la consommation d'énergie. L'implémentation d'UCIe 1.1 au sein des plateformes de calcul adaptatif fournit une connectivité de couche physique prenant en charge jusqu'à quatre liaisons UCIe pour boîtier standard (UCIe-SP) indépendantes et jusqu'à deux liaisons UCIe pour boîtier avancé (UCIe-AP). Cette double topologie permet d'atteindre une bande passante cumulée au sein du boîtier de l'ordre de plusieurs térabits par seconde, éliminant ainsi les goulets d'étranglement de transfert de données imposés par les pistes sérialisées des circuits imprimés.

Intégration du calcul hétérogène et des radiofréquences
Les applications d'étages frontaux radiofréquences (RF), les réseaux optiques co-encapsulés et l'accélération d'intelligence artificielle tirent parti de la colocalisation de procédés de fabrication silicium hétérogènes. Les conceptions monolithiques imposent de fabriquer les moteurs de calcul numérique, les convertisseurs analogique-numérique et les circuits RF sur des nœuds de gravure identiques, contraignant à des compromis architecturaux.

Les circuits adaptatifs dédiés intègrent des convertisseurs de données RF multicanaux, de la logique programmable, des blocs matériels de traitement numérique du signal (DSP) et des moteurs de traitement d'IA offrant jusqu'à 80 TOPS (milliers de milliards d'opérations par seconde) de puissance de calcul. En associant cette architecture à des couches physiques conformes à UCIe, les concepteurs peuvent interfacer des étages frontaux analogiques tiers, des circuits intégrés spécifiques à une application (ASIC), des processeurs centraux, des processeurs graphiques et des modules optiques co-encapsulés au sein d'un même module multipuce. Cette intégration optimise les paramètres de taille, de poids, de puissance et de coût (SWAP-C) tout en permettant aux équipes d'ingénierie de réutiliser de la propriété intellectuelle silicium éprouvée sur plusieurs cycles de produits. La production initiale de silicium intégrant ces interfaces est prévue pour le quatrième trimestre 2027.

Contexte additionnel
Cette section détaille les spécifications techniques et l'analyse comparative concurrentielle non incluses dans l'annonce initiale du produit.

L'adoption de la norme ouverte UCIe reflète une migration plus large de l'industrie vers des écosystèmes de chiplets multifournisseurs, s'éloignant des standards d'interconnexion propriétaires tels que l'Advanced Interface Bus (AIB). Les plateformes de semi-conducteurs concurrentes, notamment la série Altera Agilex 9 Direct RF, intègrent des convertisseurs de données haute vitesse via des topologies d'encapsulation multi-puces avancées comme la technologie EMIB (Embedded Multi-die Interconnect Bridge). Tandis que les générations précédentes dépendaient de protocoles propriétaires, la transition des architectures programmables vers UCIe 1.1 établit des métriques de transfert de données standardisées — telles que des latences de couche physique inférieures à la nanoseconde, une efficacité énergétique sous les 0,5 picojoule par bit et des densités d'interconnexion de bordure dépassant plusieurs centaines de gigabits par seconde et par millimètre —, autorisant une interopérabilité directe avec des chiplets tiers d'accélération et de mémoire.

Édité par Evgeny Churilov, Induportals Media - Adapté par IA.

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