Cadence accélère les infrastructures hyperscale pour le cloud avec son bloc IP SerDes 112G-LR de troisième génération en technologie N5 de TSMC

L’IP SerDes multidébits flexible à base de DSP affiche des valeurs de puissance, performances et surface (PPA) optimisées pour les systèmes sur puce de calcul, de commutation, de stockage, d’intelligence artificielle/apprentissage automatique et de communications 5G de nouvelle génération.

Cette nouvelle architecture réduit la consommation énergétique de 25 % et la surface de 40 % avec de meilleures marges de conception pour les systèmes haute fiabilité.

Cadence Design Systems, Inc. (NASDAQ : CDNS) a dévoilé aujourd’hui la troisième génération de son bloc IP SerDes 112G longue portée (112G-LR), en technologie de fabrication N5 de TSMC, destiné aux circuits ASIC de calcul à très grande échelle (hyperscale), aux accélérateurs d’intelligence artificielle ou d’apprentissage automatique (AI/ML) et aux systèmes sur puce (SoC) utilisés pour contrôler des topologies de commutation (switch fabric).

Le sérialiseur-désérialiseur SerDes 112G longue portée PAM4 (modulation d’impulsions en amplitude 4) de Cadence, réalisé dans la technologie N5 de TSMC, assure les valeurs de puissance, performances et surface (PPA) requises pour réaliser les produits à large bande passante et haute fiabilité qu’exigent les centres de données en nuage de nouvelle génération. Cette architecture innovante réduit en effet la consommation d’énergie de 25 % et la surface occupée de 40 % avec de meilleures marges de conception par rapport à l’architecture de deuxième génération, répondant ainsi à l’augmentation des exigences de performances et de rendement énergétique des centres de données actuels.

www.cadence.com

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